• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    Technieken worden beschreven om de conversietijd te reduceren. (57) An analog-to-digital converter (ADC) generates a digital output value equivalent to the difference between two analog signal values. The ADC 30 receives a first analog signal level, a second analog signal level and a sawtooth signal. A counter 32 is capable of counting in a single direction. A control circuit controls the activation of the counter 32 based on a comparison 19 between the sawtooth signal and the first analog signal and the second analog signal. A digital value accumulated by the counter for a period when it was activated constitutes the digital output signal. The ADC can perform this conversion during a single cycle of the sawtooth. The counter 32 can be charged with a start value representing an exposure level that was collected during a previous exposure period. Techniques are described to reduce the conversion time.
    公开号:BE1024789B1
    申请号:E2012/0123
    申请日:2012-02-29
    公开日:2018-06-27
    发明作者:Jan Bogaerts
    申请人:Cmosis Nv；
    IPC主号:
    专利说明:

    (73) Holder (s):
    CMOSIS NV 2600, ANTWERPEN Belgium (72) Inventor (s):
    BOGAERTS Jan
    2860 SINT KATELIJNE WAVER Belgium (54) ANALOOG-DIGITAAL CONVERTOR IN BEELDOPNEMERS (57) Een analogoog-digitaal convertor (ADC) genereert een digitale uitgangswaarde equivalent aan het verschil tussen twee analoge signaalwaarden. From ADC 30 ontvangt een eerste analoge signaalniveau, een tweede analoog signaalniveau en een zaagtandsignaal. Een teller 32 is in staat om te teilen in een enkele richting. Een controlecircuit controleert het activen van de teller 32 gebaseerd op een vergelijking 19 tussen het zaagtandsignaal en het eerste analoge signaal en het tweede analoge signaal. Een digitale waarde geaccumuleerd door de teller gedurende een period wanneer deze geactiveerd was vormt het digitale uitgangssignaal. De ADC kan deze conversie gedurende een enkele cyclus van de zaagtand uitvoeren. De teller 32 kan opgeladen worden met een start waarde die een belichtingsniveau vertegenwoordigd dat is verzameld gedurende een vorige belichtingsperiode.
    Technieken worden beschreven om de conversietijd te reduceren.
    Fig. 6
    BELGIAN INVENTION PATENT
    FPS Economy, SMEs, Middle Classes & Energy
    Publication number: 1024789 Filing number: 2012/0123
    Intellectual Property Office International Classification: H03M 1/10 G06J 1/00 H04N 5/357 H04N 5/374 H04N 5/378 H03M 1/56 H03M 1/12 H03M 1/20 Date of issue: 06/27/2018
    The Minister of the Economy,
    Having regard to the Paris Convention of March 20, 1883 for the Protection of Industrial Property;
    Considering the law of March 28, 1984 on patents for invention, article 22, for patent applications introduced before September 22, 2014;
    Given Title 1 “Patents for invention” of Book XI of the Code of Economic Law, article XI.24, for patent applications introduced from September 22, 2014;
    Having regard to the Royal Decree of 2 December 1986 relating to the request, the issue and the maintenance in force of invention patents, article 28;
    Considering the patent application received by the Intellectual Property Office on 02/29/2012.
    Whereas for patent applications falling within the scope of Title 1, Book XI of the Code of Economic Law (hereinafter CDE), in accordance with article XI. 19, §4, paragraph 2, of the CDE, if the patent application has been the subject of a search report mentioning a lack of unity of invention within the meaning of the §ler of article XI.19 cited above and in the event that the applicant does not limit or file a divisional application in accordance with the results of the search report, the granted patent will be limited to the claims for which the search report has been drawn up.
    Stopped :
    First article. - It is issued to
    CMOSIS NV, Coveliersstraat 15, 2600 ANTWERPEN Belgium;
    represented by
    OFFICE KIRKPATRICK S.A., Avenue Wolfers 32, 1310, LA HULPE;
    a Belgian invention patent with a duration of 20 years, subject to the payment of the annual fees referred to in article XI.48, §1 of the Code of Economic Law, for: ANALOOG-DIGITAAL CONVERTOR IN
    BEELDOPNEMERS.
    INVENTOR (S):
    BOGAERTS Jan, Stationsstraat 267, 2860, SINT KATELIJNE WAVER;
    PRIORITY (S):
    03/02/2011 US 13038502;
    DIVISION:
    divided from the basic application: filing date of the basic application:
    Article 2. - This patent is granted without prior examination of the patentability of the invention, without guarantee of the merit of the invention or of the accuracy of the description thereof and at the risk and peril of the applicant (s) ( s).
    Brussels, 06/27/2018, By special delegation:
    H
    BE 2012/0123
    2012/0123
    ANALOOG-DIGITAAL CONVERTOR IN BEELDOPNEMERS
    DOMEIN VAN DE UITVINDING
    Deze uitvinding betreft analoog-digitaal convertors welke kunnen worden 5 gebruikt, bij voorbeeld, in het omzetten van signaaluitgangen van een pixel matrix ..
    ACHTERGROND VAN DE UITVINDING
    Beeldopnemers bestaan uit een reeks van pixel elementen (pixels). De reeks van pixels wordt belicht gedurende een belichtingstijd, en vervolgens wordt het signaalniveau van elk pixel van de matrix gelezen. Deze reeks van pixels kan in een eendimensionale matrix (linear sensor) geplaatst worden of in een tweedimensionale matrix, met pixels geplaatst in rijen en kolommen.
    Figuur 1 toont de architectuur van een CMOS beeldopnemer. Invallende fotonen worden geconverteerd in ladingen in de pixel matrix en worden verzameld gedurende een zekere integratietijd. Typisch worden de pixels rij per rij geselecteerd om hun Signalen uit te lezen. Een typisch 4T pixel wordt getoond in figuur 2. Said pixel omvat een fotodiode PD, een transfer transistor om lading te transfereren van de fotodiode naar de vlottende diffusie FD, een reset transistor Ml, een bronvolger M2 en een rij selectie transistor M3. De reset transistor wordt gebruikt om de vlottende diffusie FD te resetten naar een gekende toestand alvorens lading te transfereren van de fotodiode naar de vlottende diffusie, zoals gekend is in de stand der techniek. De bronvolger M2 converteert de lading opgeslagen op de vlottende diffusie FD in een elektrisch uitgangssignaal op de kolombus. De bruikbare signaaluitgangen van een pixel zijn analoge spanningen vertegenwoordigend: (i) het reset signaalniveau V rese t en (ii) het signaal niveau V S i g wat wordt gegenereerd na de ladingstransfer van de fotodiode. Het uiteindelijke signaal wat het aantal fotonen represented! die op het pixel zijn ingevallen, is het verschilsignaal tussen deze twee Signalen. In de beeldopnemer van figuur 1, is er een bemonsteringcircuit (“sample and hold”) 15 verbonden met elke kolom van by pixelmatrix. Gedurende het uitleesproces van by pixel matrix, stocked! dit bemonsteringscircuit voor elke kolom de twee signaalwaarden (V rese t, V S j g ) voor een pixel in een geselecteerde rij. De twee Signalen, of het verschil tussen deze Signalen, moet geconverteerd worden van een analoge waarde naar een digitale waarde. In figuur 1 wordt deze analoog-digitaal omzetting uitgevoerd door een enkele ADC 16 in de uitgangstrap van de array en deze enkele
    BE 2012/0123
    2012/0123
    ADC 16 wordt gebruikt, op een tijdsgedeelde basis, door de kolomcircuits. Sequentieel worden signaalwaarden getransfereerd van elk van de kolom naar circuits ADC 16 en omgezet in een digitale vorm.
    Figuur 3 toont een altematieve aanpak. Analoog-digitaal omzetting wordt in parallel uitgevoerd in elke kolom van de pixelmatrix. De enkelvoudige zaagtand ADC omvat een zaagtandgenerator 20 en een synchrone teller 17. Elke kolom heeft data storage-elementen (“latches”) 18 en een comparator 19. Een zaagtandsignaal wordt aangelegd aan elk van de kolomcircuits. Het zaagtandsignaal wordt verdeeld naar alle kolommen. De teller 17 wordt verhoogd synchroon met het zaagtandsignaal, zodat op elk moment in de tijd, de teller 17 een digitale waarde voorstelt van de analoge waarde van het zaagtandsignaal dat door de zaagtandgenerator 20 wordt gegenereerd. De comparator 19 in elke kolom vergelijkt het niveau van het ingangssignaal (V rese t of V S ig) met het gradueel stijgende zaagtandsignaal. Wanneer de zaagtandspanning de waarde van het ingangssignaal bereikt, verändert de comparator 19 zijn uitgangstoestand en wordt de digitale waarde van de teller in een eerste geheugenelement 18 gestockeerd. Hierna wordt hetzelfde lawsuit herhaald voor het andere signaal (V reS et, V S j g ) en de code wordt bewaard in een tweede geheugen. Het verschil in digitale codes wordt dan naar de uitgang verzonden.
    Een verfijning van deze techniek wordt beschreven in US 7,088,279 in US 7,311,329 in getoond in figuur 4. Het circuit geplaatst in elke kolom beschikt over een specifieke teller 31 die in staat is om opwaarts en neerwaarts te teilen. Wanneer het reset signaal V rese t wordt geconverteerd, telt teller 31 neerwaarts totdat het zaagtandsignaal het resetniveau bereikt. De telrichting van de teller 31 wordt dan omgeschakeld. Gedurende het volgende zaagtandsignaal, telt de. teller 31 opwaarts totdat het niveau van het lichtsignaal V S j g wordt bereikt. De techniek wordt getoond in figuur 5. Deze architectuur heeft enkele voordelen in vergelijking met de conventionele architectuur. In de conventionele architectuur moet de code gegenereerd door de teller 17 worden verdeeld over de kolommen. Variaties in klok helling of klokvertraging komen voor wanneer een hoge snelheidsklok wordt gebruikt, en deze veroorzaken conversiefouten. Zowel het resetniveau als het signaalniveau bevatten offset ruis van het pixel, from kolomcircuits en de comparator, en de ADC gaat automatisch het verschil berekenen tussen het reset level en het signalaal level en geen extra circuits zijn noodzakelijk om dit verschil te berekenen. Rimpeltellers kunnen worden gebruikt in deze architectuur omdat het niet nodig is voor de tellers om
    BE 2012/0123
    2012/0123 synchroon te lopen met by hogesnelheidsklok. Variaties van kolom naar kolom in klok helling of vertraging, en vertraging van de teller, welke ADC conversiefouten zouden kunnen veroorzaken, worden automatisch gecorrigeerd.
    Sommige toepassingen van beeldopnemers, zoals wanneer het lichtniveau laag is of wanneer de relatieve beweging van het object groot is, gebruiken een techniek gekend als Tijdsvertraging en Integratie (“Time Delay and Integration”) of kortweg TDI, om een object te scannen te belichtingsperiodes van hetzelfde object te integreren. TDI wordt typisch uitgevoerd in het analoge domein. US 7,129,509 beschrijft een systeem om TDI uit te voeren waarin een uitgangssignaal van een kolom van een pixel array eerst omgezet wordt in een digitale vorm en dan bijgeteld naar een waarde die is opgeslagen in een digitaal geheugen. Alhoewel de optelling in het digitaal domein sommige voordelen biedt, vereist de techniek beschreven in US 7,129,509 een apart stockageregister en een optelcircuit om de optelling van de digitale waarde van het laatste belichtingselement van de pixel matrix met een eerder gestockeer wa. Said kan duur worden in termen van oppervlakte en lay-out in een halfgeleidercircuit.
    Het wordt verlangd dat de analoog-digitaal omzetting zo snel mogelijk gebeurt., De sneiheid waarmee de ADC werkt is beperkt door verschillende beperkingen. Een belangrijke beperking is from period van het zaagtandsignaal waartegen de reset en signaal niveaus worden vergeleken. De helling van het zaagtandsignaal Vramp kan worden verhoogd maar, voor een gegeven ADC resolutie (aantal bits) is het noodzakelijk om de frequentie van de moederklok die wordt verdeeld naar de tellers in de kolomcircuits proportioneel te verhogen. In praktijk is er een beperking aan de klokfrequentie die kan worden behaald.
    De huidige uitvinding beoogt een alternatieve manier van analoog-digitaal omzetting te bekomen.
    SAMENVATTING VAN DE UITVINDING
    Een eerste aspect van de huidige uitvinding omvat een analoog-digitaal convertor om een digitale waarde te genereren die equivalent is aan het verschil tussen twee analoge Signalen omvattende:
    BE 2012/0123
    2012/0123 op zijn minst een ingang om een eerste analoge signaal en een tweede analoog signaal te ontvangen;
    een ingang om een zaagtandsignaal te ontvangen;
    een teller die in staat is om in een enkele richting te teilen een controletrap die is geconfigureerd om de teller in te schakelen gebaseerd op een vergelijking van het zaagtandsignaal met het eerste analoge signaal en het tweede analoge signaal;
    een uitgang om een waarde uit te geven die door de teller is geaccumuleerd gedurende de period wanneer deze was ingeschakeld.
    Dit aspect van de uitvinding kan een voordeel bieden dat het vermijdt dat tellersignalen moeten worden aangeboden aan meerdere ADC circuits. Said verbetert de nauwkeurigheid van de geaccumuleerde waarde. Het kan ook vermijden dat de richting van de teller moet worden veranderd omdat elke teller slechts in een enkele richting moet kunnen teilen.
    De analoog-digitaal convertor voert de conversie uit gedurende een conversiecyclus. De conversiecyclus kan gebruik maken van een zaagtand met twee cycli, of met een enkele cyclus. Het gebruik van een enkele zaagtandcyclus kan de conversietijd beperken omdat beide analoge Signalen vergeleken worden met dezelfde cyclus van het zaagtandsignaal. De vergelijking van het eerste en het tweede analoge signaal kan tezamen of sequentieel gebeuren gedurende het zaagtandsignaal. De controletrap kan een intentionele offset gebruiken gedurende de vergelijkingen van het eerste en het tweede signaal met het zaagtandsignaal.
    De waarde geaccumuleerd in de teller kan rechtstreeks worden uitgestuurd, de de analoog-digitaal convertor kan een inversiefunctie omvatten om de waarde van de teller om te zetten.
    In geval van een dubbele zaagtandcyclus, kan de teller worden geactiveerd om te beginnen teilen bij het begin van de eerste zaagtandcyclus, om te stoppen met teilen wanneer het eerste zaagtand signaal gelijk wordt aan het eerste heteteter hermenetaal signet zaagtandsignaal gelijk wordt aan het tweede analoge signaalniveau, en om te stoppen met teilen wanneer het tweede zaaltandsignaal wordt beëindigd of wordt gereset. Bij wijze van alternatief kan de teller worden geactiveerd om te beginnen met teilen wanneer het eerste zaagtandsignaal de eerste analoge waarde bereikt, om te stoppen met teilen wanneer de eerste zaagtand
    BE 2012/0123
    2012/0123 signaal is beëindigd of gereset, om te herstarten met teilen wanneer het tweede zaagtandsignaal begint, en om te stoppen met teilen wanneer het tweede zaagtandsignaal gelijk wordt aan het tweede analoog signaalniveau.
    In de plaats van het accumuleren van tellerwaarden van de twee zaagtandcycli in een enkele een-richtingsteller, kunnen twee aparte tellers worden gebruikt voor de respectievelijke zaagtandcycli. In dat geval kan de eerste teller worden getriggerd om te beginnen met teilen bij het begin van de eerste zaagtandcyclus en te stoppen met teilen wanneer het eerste zaagtandsignaal gelijk wordt aan het eerste analoge signaalniveau, terwijl de tereed teller word het begin van de tweede zaagtandcyclus en te stoppen met teilen wanneer het tweede zaagtandsignaal gelijk wordt aan het tweede signaalniveau. Bij wijze van altematief kan de eerste teller ook geactiveerd worden om te beginnen teilen wanneer het eerste zaagtandniveau gelijk wordt aan het eerste analog signaalniveau en om te stoppen met teilen wanneer het eerste zaagtandniger wordtë wordtë wordtë beginnen met teilen wanneer de tweede zaagtandcyclus gelijk wordt aan het tweede analoge signaal en stopt met teilen wanneer het tweede zaagtandsignaal wordt beëindigd of gereset.
    Bij wijze van altematief kan de vergelijking van het zaagtandniveau met het eerste en tweede analoge signaalniveau worden uitgevoerd gebruik makende van enkele richtingstellers, waarbij elke tel cyclus begint bij de start van de zaagtandcyclus entindettanne wanneertanne wanner het respectievelijke signaalniveau bereikt en eindigt bij de beëindiging van het zaagtandsignaal. In dat geval wordt from uitgang van de analoogdigitaal convertor bekomen door digitaal de uitgang van de twee tellers, beschikbaar in elke kolom, af te trekken, zij het door middel van een individueel aftrekcircuit voor elke kolom, dan wel een enkel aftrekcuit.
    Bij wijze van voordeel is de controletrap geconfigureerd om de teller in te schakelen gebaseerd op een vergelijking van het analoge zaagtandsignaal met het eerste analoge signaal en het tweede analoge signaal, en de teller omvat:
    een eerste teller die geconfigureerd is om een digitale waarde te accumuleren die een geheel aantal klok cycli omvat;
    een tweede teller die geconfigureerd is om een digitale waarde te accumuleren dat een fractioneel aantal klok cycli omvat.
    BE 2012/0123
    2012/0123
    Bij wijze van voordeel produceert de vergelijking tussen het zaagtandniveau en het eerste en tweede analoge signaal een gepulsd signaal dat asynchroon is ten opzichte van het kloksignaal en waarin:
    de eerste teller is geconfigureerd om een digitale telwaarde te accumuleren die een geheel aantal klokcycli vertegenwoordigd, welke voorkomen gedurende de duurtijd van het gepulste signaal;
    de tweede teller is geconfigureerd om een digitale telwaarde te accumuleren die een fractioneel aantal klokcycli vertegenwoordigd die voorkwamen gedurende een period tussen de rand van een gepulsd signaal en eçn voorbepaald punt dat synchroon is met het kloks.
    Bij wijze van voordeel is de controletrap geconfigureerd om de period tussen een rand van het gepulsde signaal en een voorbepaald punt dat synchroon is met het kloksignaal om te zetten in een längere period die kan gemeten worden door de tweede teller gebruik makende.
    Een verder aspect van de uitvinding voorziet een analoog digitaal convertor apparaat omvattende: een meervoudige set van analoog-digitaal convertor in parallel geplaatst; en een signaal generator om het zaagtandsignaal te genereren, waarin de signaalgenerator het zaagtandsignaal genereert als ingang tot elk van de meervoudige set van convertors.
    Een tweede aspect van de huidige uitvinding voorzien in een verwerkingseenheid voor een pixelmatrix, waarbij deze verwerkingseenheid is geconfigureerd om digitale signaalwaarden te accumuleren voor elementen van het beeid over verschillende belichtingstijden en omvatten een analog aan een analoge signaalwaarde afgeleid van een pixel of een pixel matrix, waarbij de analoog-digitaal convertor omvat:
    een ingang om een analoog signaal te ontvangen; een ingang om een zaagtandsignaal te ontvangen; een teller;
    en de verwerkingseenheid omvat een controletrap welke is geconfigureerd om de teller aan te schakelen gebaseerd op de vergelijking van het zaagtandsignaal met het analoge signaalniveau en om de teller te starten bij een start waarde dewelke een vorig geaccumer element geaccumer.
    BE 2012/0123
    2012/0123
    Dit aspect van de uitvinding is in het bijzonder voordelig bij Tijd Vertraagde Integratie (TDI, “Time Delayed and Integration”) toepassingen en toepassingen waarbij meervoudige waarden moeten worden geaccumuleerd. Het initialiseren van de teller in de ADC op de vorige geaccumuleerde waarde laat toe om het signaal te accumuleren zonder de nood voor een bijkomende teller. Dit kan resulteren in een aanzienlijk kleinere oppervlakte van de chip.
    Een teller kan worden toegewezen om een digitale signaalwaarde te accumuleren voor een specifiek element van het beeid over verschillende belichtingstijden. Bij wijze van altematief kan een ADC worden gekoppeld aan een pixel, of een lijn van pixels, of de pixel matrix met een geaccumuleerde digitale waarde die bewaard is in een geheugen, en wordt geladen in de teller als de startwaarde bij de start van de verwerkingsoperaties voor elke belichtingstijd.
    Bij wijze van voordeel kan de verwerkingseenheid de accumulerende digitale waarde beoordelen en bepalen of bijkomende verwerking moet gebeuren. Deze beoordeling kan gebaseerd zijn op het huidige geaccumuleerde belichtingsniveau. De werking op deze manier laat het toe om verzadiging van beeldelementen te voorkomen.
    De beoordeling kan onafhankelijk worden gedaan voor elk geaccumuleerd element in het beeid.
    Bij wijze van voordeel kan, indian from verwerkingseenheid bepaalt dat geen verdere accumulatie vereist is, de contrôle trap ervoor zorgen dat het aantal belichtingsperiodes waarover accumulatie is gebeurd wordt bewaard in het geheugen.
    Een derde aspect van de huidige uitvinding omvat een verwerkingseenheid voor een pixel matrix, deze verwerkingseenheid bestaande uit een analoog-digitaal convertor om een digitale uitgangswaarde te genereren equivalent aan een analoge signaalwaarde afgeleid van een pixel of een pixelal convertor analog omvat:
    een ingang om een analoog signaalniveau te ontvangen; een ingang om een zaagtandsignaal te ontvangen; een ingang om een klok te ontvangen;
    en de verwerkingseenheid verder een controletrap omvat welke is geconfigureerd om een tellercircuit te activateen gebaseerd op een vergelijking van het analoge
    BE 2012/0123
    2012/0123 zaagtandsignaal puts by analogy signaalwaarde, waarbij deze tellercircuits het volgende omvatten:
    een eerste teller die is geconfigureerd om een digitale waarde te accumuleren welke een geheel aantal klokcycli omvat; ! een tweede teller die is geconfigureerd om een digitale waarde te accumuleren die een fractioneel aantal klokcycli omvat.
    Dit aspect van de uitvinding kan een voordeel bieden voor een verhoogde conversiesnelheid in de ADC zonder de nood aan een kloksignaal met hoge snelheid.
    Bij wijze van voordeel wordt elk van de aspecten van deze uitvinding toegepast op de verwerking van analoge uitgangssignalen van een pixel matrix. De analoogdigitaal convertor kan worden gebruikt om een uitgang van een pixel of een groep van pixels (bij voorbeeld een kolom) van de pixel matrix uit te voeren. De analoge signaalniveaus kunnen overeenkomen met een reset level van een pixel en een signaalniveau van een pixel, volgend op een blootstelling aan straling.
    Bij wijze van voordeel worden een meervoud van deze analoog-digitaal convertors in parallel geplaatst. Elke analoog-digitaal convertor ontvangt hetzelfde zaagtandsignaal als een ingang. Elke ADC wordt geassocieerd met een pixel (bij voorbeeld in een linear ID beeldopnemer) of een kolom van pixels van of pixel array.
    De analoog-digitaal convertor, of de parallelle set van ADCs, wordt bij wijze van voordeel voorzien op hetzelfde geïntegreerde halfgeleidercircuit als of pixelmatrix, alhoewel de analoog-digitaal convertor, of de set van ADCs, ook kan worden voorzele op eerc apart. De analoog-digitaal convertor kan ook worden gebruikt in een 3D geïntegreerde sensor. Een 3D geïntegreerde sensor is een sensor die is opgebouwd door meervoudige chips welke op elkaar worden gestapeld. Bij voorbeeld omvat de eerste chip de pixel fotodiodes of pixel circuits. Deze chip is verbonden aan een tweede chip welke de uitleescircuits bevat (bij voorbeeld de analoge verwerkingscircuits of the ADCs) en zo verder.
    De uitvinding voorziet ook een corresponderende methode voor elk van de aspecten van de uitvinding.
    Voorzieningen van de eerste, tweede en derde aspecten van de huidige uitvinding kunnen worden gecombineerd met elkaar. Bij voorbeeld, het eerste aspect
    BE 2012/0123
    2012/0123 van de uitvinding kan gebruik maken van voorzieningen van het derde aspect van de uitvinding om de conversiesnelheid te verhogen.
    KORTE BESCHRIJVING VAN DE TEKENINGEN
    Implementaties van de uitvinding worden beschreven, enkel bij wijze van voorbeeld, met referentie naar de bij hörende tekeningen in de welke:
    Figuur 1 toont een gekende architectuur van een beeldopnemer omvattende een pixel matrix, een kolomcircuit voor elke kolom van de pixel matrix en een enkele ADC aan de uitgang;
    Figuur 2 toont een vier transistor (4T) actief pixel om te gebruiken in de pixel matrix van figuur 1;
    Figuur 3 toont een alternatieve gekende architectuur van een beeldopnemer omvattende een pixelmatrix en een kolomcircuit voor elke kolom van de pixel matrix, waarin de analoog-digitaal omzetting gebeurt in elk kolomcircuit van de pixelmatrix gebruik makende van een zag kolomcircuit;
    Figuur 4 toont een alternatieve gekende architectuur van een beeldopnemer omvattende een pixel matrix en een kolom circuit voor elke kolom van de pixel matrix, waarin analoog-digitaal omzetting wordt uitgevoerd in elke kolom gebruik makende van een verdeeld zaagtandomivin enke opwaarts als neerwaarts kan teilen;
    Figuur 5 toont de werking van het kolomcircuit van figuur 4 om een digitale waarde af te leiden die overeenkomt met het verschil tussen twee analoge signaalwaarden;
    Figuur 6 toont een architectuur van een beeldopnemer volgens een implementatie van de huidige uitvinding, waarin analoog-digitaal omzetting uitgevoerd wordt in elk kolomcircuit gebruik makende van een verdeelde zaagtandspanning en een teller in elk kolomtircele;
    Figuren 7 en 7A tonen de werking van het kolomcircuit van figuur 6 om een digitale waarde af te leiden die overeenkomt met een verschil tussen twee analoge signaalwaarden;
    Figuur 8 toont een alternatieve werking van een kolomcircuit om een digitale tellerwaarde af te leiden overeenkomende met een verschil tussen twee analoge signaalwaarden;
    BE 2012/0123
    Figuren 8A en 8B tonen kolomcircuits ter implementatie van de alternatieve werking van figuur 8;
    Figuur 9 toont vergelijkingslogica om te gebruiken in het kolomcircuit van figuur 6 om een digitale tellerwaarde af te leiden overeenkomende met een verschil tussen twee analoge signaal waarden in een enkele zaagtandcyclus.
    Figuur 10 toont de werking van het kolomcircuit van figuur 6 om een digitale tellerwaarde af te leiden overeenkomend met een verschil tussen twee analoge signaalwaarden in een enkele zaagtandcyclus.
    Figuur 11 toont een ingangstrap voor het kolomcircuit van figuur 6
    Figuur 12 toont de werking van het kolomcircuit met de ingangstrap van figuur 11 om een digitale waarde af te leiden overeenkomend met een verschil tussen twee analoge waarden in een enkele zaagtandcyclus;
    Figuur 13 toont schematisch tijdsvertraagde integratie (TDI);
    Figuur 14 toont de beeldopnemer van figuur 6 aangepast om TDI uit te voeren;
    Figuur 15 toont een aanpassing aan de beeldopnemer van figuur 14;
    Figuren 16 en 17 tonen een schema voor verhoogde conversiesnelheid
    Figuren 18 tot 21 tonen een eerste manier om het schema van figuur 16 te implementeren
    Figuren 22 en 23 tonen een tweede manier om het schema van figuur 16 te implementeren;
    Figuren 24 tot 29 tonen een derde manier om het schema van figuur 16 te implementeren;
    Figuur 30 toont een vergelijking tussen conversietijden gebruik makende van de technieken van figuren 16-29;
    Figuur 31 toont een ingangscircuit voor een van de implementaties van het conversie-apparaat.
    2012/0123
    BESCHRIJVING VAN PREFERENTIELE IMPLEMENTATIES VAN DE UITVINDING
    De huidige uitvinding zal beschreven worden door specifieke implementaties en met referentie naar specifieke tekeningen, maar de uitvinding is niet beperkt tot dezen maar enkel bij de conclusies. De beschreven tekeningen zijn enkel schematisch en niet limiterend. De grootte van sommige elementen in de tekeningen kan
    BE 2012/0123
    2012/0123 overdreven zijn en voor illustratieve doeleinden zijn de tekeningen niet op schaal getekend. Wanneer het woord “omvattend” wordt gebruikt in de huidige beschrijving en conclusies, dan sluit het andere elementen of stappen niet uit. Verder, de woorden eerste, tweede, derde en dergelijke in de beschrijving en conclusies worden gebruikt om onderscheid te maken tussen gelijkaardige elementen en niet noodzakelijk voor de beschrijving van een sequentiële of chronologische volgorde. Het moet zo verstaan worden dat deze termen die zo gebruikt worden uitwisselbaar zijn onder geschikte omstandigheden en dat de implementaties van de uitvinding hierin beschreven in staat is om te werken in andere sequenties dan beschreven of geïllustreerd in deze tekst.
    De woorden “horizontaal” of “verticaal” zijn uitwisselbaar in deze tekst. Deze termen worden gebruikt in deze tekst om onderscheid te maken tussen twee orthogonale richtingen en leggen geen specifieke oriëntatie van de matrix op.
    Eenrichtingsteller
    Figuur 6 toont een architectuur van een beeldopnemer die een kolomverwerkingstrap bevat om gecorreleerde dubbele bemonstering (CDS) uit te voeren, in overeenstemming met een implementatie van de uitvinding, en figuren 7 en 8 tonen twee alternatieve manieren hkingen kol wen . Elk van de parallelle set van kolomverwerkingstrappen 30 bestaat uit een comparator 19 en een eenrichtingsteller 32. Het gebruik van een eenrichtingsteller vermijd de nood aan extra circuits om de telrichting om te keren. Een zaagtandgenerator 20 genereert een zaagtandsignaal dat wordt verdeeld naar elke kolomverwerkingstrap 30. Een kloksignaal CLK wordt tevens verdeeld naar elke procesverwerkingstrap 30. Comparator 19 ontvangt het zaagtandsignaal op een van de comparatoringen. Elk van de Signalen (V reS ei, V s j g ) vastgehouden door de bemonsteringscircuits 15 wordt sequentieel aangeboden aan de comparatoringang. De comparator 19 activeert teller 32 op basis van de vergelijking van de ingangssignalen (Vreset, V s j g ) met het zaagtandsignaal. Aan het einde van de verwerkingsoperaties bevat teller 32 een telwaarde die representatief is voor het verschil tussen de twee analoge Signalen (V reS et, V s j g ). Kolomselectiecircuits 33 transfereren selectief, op een tijdsgedeelde basis, de digitale waarden 32 naar de uitgang 34.
    Het eerste werkingsschema wordt getoond in figuur 7. Gedurende een eerste werkingsfase wordt het resetniveau V reset vergeleken met het zaagtandsignaal. Het
    BE 2012/0123
    2012/0123 zaagtandsignaal begint op tijdstip tl. De teller begint op tijdstip t2 wanneer het zaagtandsignaal gelijk wordt aan het resetniveau V reS and en de teller wordt gestopt bij tijdstip t3 aan het einde van het zaagtandsignaal. Gedurende een tweede werkingsfase wordt het signaalniveau V s j g vergeleken met het zaagtandsignaal. Het zaagtandsignaal begint op tijdstip t4. De teller wordt ook herstart op hetzelfde tijdstip, t4, en gaat verder met teilen in dezelfde richting vanaf de waarde geaccumuleerd op tijdstip t3. De teller wordt gestopt op tijdstip t5 wanneer het zaagtandsignaal gelijk wordt aan het signaalniveau V S j g . Het zaagtandsignaal eindigt op tijdstip t6. Door figuren 5 en 7 te vergelijken kan men zien dat de uiteindelijke waarde in de teller dezelfde is voor beide methods, hierbij in acht nemende dat het referentieniveau (0) gelijk is aan de code die overeenkomt met het bereik van het eerste zaagtandsataal (het wanneer V reS and gelijk is aan V S j g ).
    Het tweede werkingsschema wordt getoond in figuur 7A en dit is in essentie het inverse van de werking getoond in figuur 7. Gedurende een eerste werkingsfase wordt het resetniveau Vreset vergeleken met het zaagtandsignaal. Het zaagtandsignaal begint op tijdstip tl en de teller begint ook op tl. Op tijdstip t2, wanneer het zaagtandsignaal gelijk wordt aan het resetniveau Vreset, wordt de teller gestopt. Het zaagtandsignaal eindigt op tijdstip t3. Gedurende een tweede werkingsfase wordt het signaalniveau Vsig vergeleken met het zaagtandsignaal. Het zaagtandsignaal begint op tijdstip t4. Op tijdstip t5, wanneer het zaagtandsignaal gelijk wordt aan het signaalniveau Vsig, wordt de teller herstart, en gaat verder met teilen in dezelfde richting vanaf de waarde geaccumuleerd op tijdstip t2. Op tijdstip t6 eindigt het zaagtandsignaal en wordt de teller gestopt. De uiteindelijke tellerwaarde komt in dit geval overeen met het inverse signaal (de teller waarde is maximaal voor kleine Signalen). De uiteindelijke teller waarde kan worden geconverteerd door een eenvoudige conversietechniek. In het algemeen kan een linear conversie worden gebruikt, van de vorm: “finalsigvalue = cntrrange - cntr_value”. Indian cntr_range niet vast is, is een optelcircuit / aftrekcircuit vereist aan de uitgang. Voor een vast bereik van cntr_range (wat typisch het geval is), is dit een zeer eenvoudige bewerking, bij voorbeeld, in het geval van 5 bit conversie en met cntr_range = ”lllH”, zal voor cntrvalue = “00101” (voorbeeld) finale resultaat “11010” zijn (wat betekent dat elke bit wordt ge'inverteerd).
    In figuren 7 en 7A wordt getoond dat het zaagtandsignaal een kleinere amplitudebereik heeft en een kortere period in de eerste fase van de werkingscyclus vergeleken met de tweede fase van de werkingscyclus. Dit is mogelijk omdat het
    BE 2012/0123
    2012/0123 bereik van de resetniveaus (inclusief pixel, kolom en comparator offset en ruis) aanzienlijk kleiner is dan het bereik van het signaal dat een belichtingsniveau van het pixel vertegenwoordigd. Het gebruik van een zaagtand met twee verschillende bereiken in / of periods helpt om de lengte van de convertorcyclus te verkorten.
    Een altematief voor de dubbele zaagtandcyclus getoond in figuren 7 en 7A is het gebruik van twee aparte enkelerichtingstellers om de signalen accumuleren gedurende de respectievelijke zaagtandcycli, en om de tellers te starten en te stoppen op hetzelfcur in punt inu 8, gebruik makende van de circuits met twee tellers van figuren 8A en 8B. In dat gevai worden de tellers geactiveerd om te starten met teilen bij het begin van de twee zaagtandcycli, of op het punt wanneer de respectievelijke zaagtandcycli gelijk worden aan de signaalniveaus V sig en Vreset, terwijl de tellers stoppen wil teil respectievelijke zaagtandsignalen de signaalniveaus V S i g en V reS and bereiken ofwel op het punt wanneer de respectievelijke zaagtandsignalen worden gereset of beëindigd.
    Figuur 8 is een tijdsdiagramma van een configuratie waarin de beide tellers getoond in figuren 8A en 8B (teller 1 (32) en teller 2 (32 ')) worden geactiveerd om te starten bij het begin van de respectievelijke zaagtandcycli, en gestopt worden wanneer de respectievelijke zaagtandsignalen gelijk worden aan de analoge spanningssignalen V s jg en Vreset · Bij de eerste conversiecyclus wordt teller 1 geactiveerd door het RSTC signaal in figuur 8 en zal telwaarden accumulen totdat de zaagtandspanning Vramp het reset. Deze kruising wordt gedetecteerd door comparator 19 getoond in figuren 8A en 8B, en de uitgang van de comparator wordt logisch ge-AND met het RSTC signaal. Bij de tweede conversiecyclus wordt teller 2 geactiveerd door het SIGC signaal in figuur 8 en zal een aantal klokcycli teilen tussen de start van het zaagtandsignaal en het kruisen van het zaagtandsignaal en het signaalniveau. De twee teller waarden worden dan afgetrokken.
    Bij voorbeeld, in de configuratie getoond in figuur 8A wordt de aftrekking gedaan gedurende de uitlezing van de kolomcellen in een aftrekcircuit 34 gescheiden van de kolomstructuur. Een teller wordt geactiveerd gedurende de conversie van het reset of referentiesignaal van het pixel. De andere teller is geactiveerd gedurende de conversie van het signaalniveau van het pixel. Na een AD conversie worden de tellers uitgelezen via de kolomselectiecircuits en aan de uitgang wordt het verschil tussen beide tellerwaarden berekend. In de configuratie getoond in figuur 8B wordt de aftrekking uitgevoerd in de kolomstructuur, gedurende de uitlezing van de
    BE 2012/0123 kolomcellen, door individuale afitrekcircuits 35. De afgetrokken waarde wordt dan uitgelezen via de kolomselectiecircuits 33.
    In een alternatief aan de configuratie getoond in figuur 8, kunnen de tellers ook worden geactiveerd tussen de kruising van het zaagtandsignaal en het reset- of signaalniveau, en het einde van het zaagtandsignaal. Dit zal resulteren in een geïnverteerde tellerwaarde, maar de uiteindelijke signaalwaarde kan nog steeds worden berekend door een aftrekking tussen beide tellerwaarden. De afgetrokken waarde kan een offset bevatten in dit geval, Indien het aantal klokcycli verschillend is voor de signaal en reset conversiecycli. Een andere alternatieve implementatie kan worden gebruikt, waarbij teller 1 wordt geactiveerd tussen de start van het zaagtandsignaal en de kruising van het resetniveau met het zaagtandsignaal, en teller 2 wordt geactiveerd tussen de kruist van hetanaget h het zetag en waarbij de twee tellerwaarden bij elkaar worden opgeteld. Dit is essentieel hetzelfde als de implementaties getoond in figuren 6, 7A en 7B.
    2012/0123
    Enkele zaagtandcyclus
    In de hierboven beschreven technieken vereist de dubbele bemonstering twee aparte fasen van een conversiecyclus waarbij het zaagtandsignaal wordt gereset tussen de twee fasen. Gedurende een eerste fase van de conversiecyclus wordt het resetniveau Vreset vergeleken met het zaagtandsignaal, en dan in een tweede fase van de conversiecyclus wordt het signaalniveau V S j g vergeleken met het zaagtandsignaal. In een andere implementatie van de uitvinding heeft de conversiecyclus een enkele fase met een enkel zaagtandsignaal en zowel het resetniveau V reS et als het signaalniveau V s i g worden vergeleken met hetzelfde zaagtandsignaal.
    Twee technieken zullen beschreven worden. De twee signalen die moeten worden geconverteerd (of het verschil tussen deze twee signalen) worden gelijktijdig beschikbaar gemaakt, bij voorbeeid door bemonsteringscircuits 15 aan de uitgang van de kolom. De eerste techniek, getoond in figuren 9 en 10, gebruikt comparatorlogica die in staat is om zowel het resetniveau V reS et als het signaalniveau V s j g met het zaagtandsignaal te vergelijken. De comparatorlogica kan bestaan uit een comparator met 3 ingangen, of, zoals getoond in figuur 9, kan bestaan uit twee comparators elk met twee ingangen en een 'exclusive or' poort. Zoals getoond in figuur 10 start het zaagtandsignaal op tijdstip tl en stop het op tijdstip t4. Wanneer het zaagtandsignaal gelijk wordt aan het resetniveau V reS and, op tijdstip t2, wordt de teller geactiveerd en
    BE 2012/0123
    2012/0123 blijft ingeschakeld totdat het zaagtandsignaal gelijk wordt aan het signaalniveau V S j g , op tijdstip t3. In feite is deze vergelijking geen exact vergelijking van de niveaus maar omvat ze een systematische offset of ten minste 1 klokperiode voor het geval dat het signaalniveau gelijk is aan het resetniveau (dat wil zeggen dat voor een ingangssignaal gelijk aan nul, tenminste 1 klokcyclus lang is). Dit is voordelig om te verzekeren dat alle willekeurige variaties van de comparators (in de kolommen) kunnen gemeten worden, dat betekent dat de systematische offset groter is dan de grootst mogelijke willekeurige offset zodat de teller waarde groter is dan nul voor een netto ingangss . De systematische offset kan ook verzekerd worden door gebruik van een offset in de V ramp ingang van een van de comparators. Deze systematische offsets (en willekeurige variaties van deze systematische offsets) kunnen dan gekalibreerd en periodisch gestockeerd worden (bij voorbeeld bij elk beeid of bij het opstarten van de beeldopnemer) door het signaalniveau gelijk te maken aan het resultaiv systematisch wordt afgetrokken van elke meting (dan kan enkel een paar bits zijn, welke worden afgetrokken bij de uitgang of welke worden gebruikt ter initialisatie van de tellers).
    De tweede techniek wordt schematisch getoond in figuren 11 en 12. Bemonsteringscapaciteiten Cr (x), Cs (x) stored in het resetniveau en het signnneau van een pixel in de pixelmatrix. Een enkele comparator 40 wordt gebruikt in de kolomverwerkingstrappen 30. Een eerste ingang 41 van comparator 40 ontvangt het zaagtandsignaal en de tweede ingang 42 van comparator 40 ontvangt een van de bemonsterde Signalen bewaard op capaciteiten Cr (x), Cs (x). Bij de start van de conversiecyclus wordt de comparatoringang 42 verbonden met de eerste capaciteit Cr (x) die het resetniveau bewaart. Zodra het zaagtandsignaal het resetniveau bereikt, wordt comparator ingang 42 losgemaakt van deze eerste capaciteit Cr (x), en verbonden aan de tweede capaciteit Cs (x) welke het signaalniveau bewaart, inclusief een offset. Gedurende het bemonsteren van de reset en signaal niveaus op de bemonsteringscapaciteiten Cr (x), Cs (x) wordt een intentionele offset gebruikt op het referentiesignaal. Dit helpt om te verzekeren dat alle willekeurige variaties worden geconverteerd in het geval van kleine Signalen. Deze intentionele offset is vereist omdat de comparator steeds een zekere willekeurige offset heeft (bij voorbeeld variatie op transistors, drempelspanningen, en zo meer). Dat betekent dat de toestand van de comparator omschakelt wanneer V ramp = V CO mp_input + V O ff S et (waarbij V 0 ff set positief dan wel negatief kan zijn). Indian geen intentionele offset beschikbaar is voor een van de
    BE 2012/0123 twee comparators of comparatorstappen, dan kan voor kleine Signalen, de comparator verbonden aan V s j g reeds kan worden geschakeld voor de comparator verbonden aan V r eset schakelt. In de tweede techniek (figuur 12) is de intentionele offset nodig omdat het omschakelen van de ingang van V rese t naar V S j g enige tijd vergt (terwijl het zaagtandsignaal continu verändert).
    Kalibratiemaatregelen meten de willekeurige variatie van de geïntroduceerde systematische offsets (offsets uniek voor elke component) bij voorbeeld door een conversie uit te voeren met V S i g = V reS and en deze meting te bewaren (of uit te lezen). Said wordt dan gebruikt als een referentiemeting. De bewaarde waarden kunnen worden afgetrokken op de chip (bij voorbeeld aan de uitgang of door een correct initialisatie van de tellers) of ze kunnen worden afgetrokken in een systeem buiten de chip. De kalibratie dient niet op elke rij opnieuw te worden uitgevoerd, maar ze dient slechts van tijd tot tijd worden uitgevoerd.
    2012/0123
    Toepassing voor tijdsvertraagde integratie (TDI)
    Het gebruik van een kolom ADC met een zaagtand en teller is zeer geschikt voor TDI toepassingen (Time Delay and Integration of tijdsvertraagde integratie). Als achtergrondinformatie wordt nu een TDI beeldvormingsproces beschreven. In lijnscantoepassingen zijn TDI beeldopnemers nuttig wanneer het lichtniveau lag is of wanneer de relatieve beweging snel is. De pixelsignalen afgeleverd door de pixels van dezelfde kolom worden in dat geval systematisch vertraagd en synchroon opgeteld met de optische scanning. Het licht van een gegeven punt in de scene valt achtereenvolgens op elk pixel van de gegeven overeenkomstige kolom. Omdat het licht van de scene opeenvolgend invalt op elke rij, worden de Signalen van elk van de rijen opgeteld om de finale signaal ruis verhouding (SNR) te verhogen. Een eenvoudig voorbeeld van het TDI principle is getoond in figuur 13. Een ID beeldopnemer bestaande uit een kolom van pixels (pixel 1, pixel 2, pixel 3) 120 wordt getoond. Een onderwerp 122 wordt bewogen over de beeldopnemer 120 in richting 121. Vijf aparte integratieperiodes worden getoond. Gedurende de eerste integratieperiode wordt het eerste element van onderwerp 122 gedeteeteerd door pixel 1 van sensor 120 en bewaard op een eerste geheugenelement van de verwerkingscircuits 124, welke al dan niet op de chip gelegen zijn. Gedurende de tweede integratieperiode wordt het eerste element van onderwerp 122 gedeteeteerd door pixel 2 van de sensor 120 en wordt opgeteld (geïntegreerd) met de voorgaand bewaarde kopie van hetzelfde element in het eerste geheugenelement van
    BE 2012/0123
    2012/0123 verwerkingscircuit 124 (wat nu een telwaarde van “2” toont). Daarenboven wordt het tweede element van onderwerp 122 gedetecteerd door pixel 2 van de sensor 120 en wordt gestockeerd in een tweede geheugenelement van verwerkingscircuit 124. Said laws gaat verder over opeenvolgende integratieperiodes, waarbij elk geheugenecircuit in verwer onderwerp 122.
    Om de TDI werking te bekomen zijn een aantal accumulatiecircuits vereist. Accumulatie is eenvoudiger in het digitale domein dan in het analoge domein, wat conventioneel gebruikt werd voor TDI. Twee schema's zullen beschreven worden. Een eerste schema gebruikt een enkele teller in combinatie met een geheugenmatrix (bij voorbeeld DRAM). Figuur 14 toont de beeldopnemer van figuur 6 met een additioneei apparaat om TDI uit te voeren. Zoals eerder beschreven bevat de beeldopnemer een pixelmatrix 10 met een uitgang per kolom. Bemonsteringscircuits 15 zijn niet steeds vereist, dit hangt af van de uitleestiming. Elke kolom heeft een kolomverwerkingseenheid 30 dewelke een comparator en een teller 32 bevat. Elke kolomverwerkingseenheid 30 wordt geassocieerd met een set van geheugenlocaties 51 die toegankelijk zijn door de kolomverwerkingseenheid 30. Een bus verbind de kolomverwerkingseenheid 30 met de geheugenlocaties 51. Een lees / schrijf controlesignaal 53 geen , en een schakelaar 52 in elke geheugenlocatie bepaald welke geheugenlocatie wordt gebruikt om een tellerwaarde te bewaren, of bepaald van welke geheugenlocatie een geaccumuleerde waarde gelezen wordt. Voor elke accumulatie van een pixel signaai wordt de teller 32 in kolomverwerkingseenheid 30 geïnitialiseerd met een geaccumuleerde signaalwaarde bewaard in een geheugenlocatie. Teller 32 begint dan te teilen op de manier beschreven zoals in een van de figuren 5, 7 of 8, met het verschil dat de teller begint bij de waarde gelezen van de geheugenlocatie (die de geaccumuleerde waarde vertegenwoordigd over de vorige TDI integratiecycli). De teller 32 wordt verhoogd volgens de reset en signaalwaarden (V reS et, V s i gna i) voor het huidige geselecteerde pixel. Wanneer says telproces beëindigd is, wordt de telwaarde geschreven in de betreffende geheugenlocatie. De geheugenlocatie van een TDI pixel (= geaccumuleerd signaai) kan vast zijn, waarbij de data van de teller iedere keer op hetzelfde geheugenelement wordt geschreven, of de locatie van het TDI pixel kan veränderen over de geheugenmatrix. In het eerste geval wordt het geheugen uitgelezen in een rollende uitleesvolgorde (met een uitleeswijzer). In het tweede geval wordt
    BE 2012/0123 steeds de laatste geheugenlocatie (die het volledig geaccumuleerde TDI signaal bevat) uitgelezen.
    Een tweede schema voegt een nieuw pixelsignaal toe aan een reeds geaccumuleerd signaal door het kiezen en verhogen van de betreffende teller in het AD conversieproces. Er is een matrix van tellers en logica stuurt het nieuwe signaal naar de CORRECT TELLER. De tellers zelf werken als geheugens in dit geval. Een teller omvat een aantal flip flops en is due in staat om een signaal te bewaren, omdat het zieh op dezelfde manier gedraagt als een statisch geheugen. Het activingssignaal, kloksignaal en zaagtandsignaal worden gestuurd naar de correct teller.
    Dit aspect van de uitvinding kan gebruik maken van een teller met een enkele telrichting met een enkele zaagtandcyclus, of twee zaagtandcycli. Het kan bij wijze van alternatief ook een teller gebruiken met opwaartse en neerwaartse telling zoals beschreven in US 7,088,729
    Control van het dynamisch bereik
    In de hierboven beschreven schema’s is het dynamisch bereik van een TDI pixel praktisch onbeperkt Indien de bitdiepte van de tellers voldoende hoog is. Wanneer de bitdiepte van de tellers een limiet oplegt, wordt het dynamisch bereik van de TDI Signalen gecontroleerd als volgt. Deze techniek kan worden toegepast voor TDI sensoren zowel als voor linear sensoren (of eender welk ander type van sensoren) wanneer een pixel signaalwaarde wordt geaccumuleerd door een pixel meervoudig uit te lezen gedurende een beeldperiode. Said principle is geïllustreerd in figuur 15 voor een TDI beeldopnemer. De teller getoond in figuur 15 kan een uni-directionele teller 32 zijn, zoals eerder beschreven. Zoals in figuur 14 bewaart een geheugenelement 51 een geaccumuleerd TDI signaal. Een bijkomende teller 55 bewaart het aantal TDI cycli die zijn uitgevoerd. Een bijkomend geheugenelement 54 wordt geassocieerd met geheugenlocatie 51. Dit additionele geheugenelement 54 bewaart het aantal TDI cycli (additionele cycli) over dewelke de signaalwaarde is geaccumuleerd. Na iedere optelling wordt een beslissing gemaakt of de volgende optelling plaats moet vinden of niet. Bij voorbeeld, Indien de geaccumuleerde tellerwaarde opgeslagen in geheugenlocatie 51 een zekere (voorgedefinieerde de programerbare) waarde overschrijft (gedetecteerd via een logische operatie in de teller), dan wordt de optelling van het volgende signgen hetdettdt undet TDI cycli, of het aantal additionele stappen tot dat punt) opgeslagen. Een praktisch
    2012/0123
    BE 2012/0123
    2012/0123 voorbeeld wordt nu beschreven. Beschouw dat er 8 TDI cycli zijn en dat teller 32 een 6-bit teller is. Beschouw een TDI beeldvormingsproces van een relatief donker object.
    Elke TDI cyclus draagt bij tot een signaal dat de tellerwaarde verhoogt met ‘000011’ (bij wijze van voorbeeld). Na 8 zulke TDI cycli zal de finale waarde van de teller 32 ongeveer ‘011000’ zijn, het resultaat van 8 optellingen van ongeveer hetzelfde signaal.
    Beschouw nu een TDI beeldvormingsproces van een relatief helder object. Elke TDI cyclus draagt bij tot een signaal dat de tellerwaarde verhoogt met '001011' (bij wijze van voorbeeld). Na 4 zulke TDI cycli zal de waarde van de teller 32 ongeveer '101100' zijn. Indian '100000' als drempelwaarde voor de tellers wordt genomen, dan betekent dit dat alle bijkomende optellingen worden onderdrukt. De finale waarde van de teller 32 blijft op '101100' en het bijkomende geheugenelement 54 bewaart een waarde '011', wat betekent dat de waarde in teller 32 is bereikt na 4 optellingen. Indian het TDI lawsuit was doorgezet, zou de eindwaarde '111111' geweest zijn met geen indicatie wanneer deze waarde was bereikt, met andere woorden een minder bruikbaar gesatureerd signaal. In dit voorbeeld kan teller 55 een 3-bit teller zijn (met maximum waarde '111' wat betekent dat de teller 32 niet satureerde; waarde = '001' betekent dat saturatie optrad na twee cycli, en zo voort). De TDI tellerwaarde in het tweede geheugenelement 54 kan verhoogd worden bij elke optelstap of bij wijze van alternatief, kan het aantal TDI telstappen geschreven worden in het tweede geheugenelement enkel wanneer het nodig is. Geheugentoegang tot geheugenlocatie 51 is bepaald voor toekomstige optellingen. Said betekent dat elk pixel van het finale beeid zijn eigen optimal TDI level heeft en tegelijkertijd het volledige dynamische bereik gebruikt dat door de accumulator wordt aangeboden. Typisch is het finale signaal (uitgedrukt in bits / s) gelijk aan “TDI value / Tj nt ” waarbij “TDI value” de waarde is die is geaccumuleerd en bewaard in het geheugen en Tj nt is de Total integratietijd. Met deze verbetering is het signaal voor een specifiek beeldelement gelijk aan:
    TDI value * / fx Tj n t
    Waarin TDI value * de geaccumuleerde waarde is opgeslagen in geheugenelement 51 en f de fractie van de total integratietijd gebaseerd op de waarde gestockeerd in geheugenlocatie 54.
    Dit aspect van de uitvinding kan gebruik maken van een teller met een enkele telrichting met een cyclus of twee cycli. Het kan bij wijze van alternatief ook een teller gebruiken met opwaartse en neerwaartse telling zoals beschreven in US 7,088,729
    BE 2012/0123
    Gebruik van interpolatietechnieken om conversiesnelheid te verhogen
    Het is gewenst dat de analoog-digitaal omzetting zo snel mogelijk kan worden uitgevoerd. De snelheid waarmee de ADC kan werken is beperkt door verschillende beperkingen. Een belangrijke beperking is from the period van het zaagtandsignaal (V ram p in figuur 7) waartegen het analoge resetniveau en signaalniveau worden vergeleken. De helling van het zaagtandsignaal V ranqp kan worden verhoogd maar, voor een gegeven resolutie (aantal bits) is het noodzakelijk om proportioned de frequentie te verhogen van de moederklok die wordt verdeeld naar de tellers in de kolomverwerkingscircuits
    30. In praktijk is er een beperking aan de klokffequentie. From conversietijd is:
    Tconversion '- 2 N XT c | ock
    Waarin N het aantal gewenste bits is in T C | 0C k from van de moederklok period
    Een techniek zal nu beschreven worden die toelaat om dezelfde, of een betere, resolutie te bekomen in een kortere conversietijd. De moederklok wordt gebruikt om enkel de M meest beduidende bits te bepalen en een pluseel mechanisme wordt gebruikt om de overblijvende L minst beduidende bits LSBs te bepalen (Met L gelijk aan of groter dan N-M). From tijd vereist voor de conversie is dan:
    Tconversion - 2 X Tdock + Tphase detection waarbij T P hase detection de tijd is die nodig is om fasedetectie te doen. Deze conversietijd is aanzienlijk kleiner wanneer de tijd voor fasedetectie kan worden beperkt (proportioneel aan 2 L of schalend met L of vast).
    Bij wijze van voordeel is said to be additional mechanism een fasedetectiemethode die de faseverschuiving detecteert tussen het kloksignaal en een ENABLE signaal, dat het start- of stop-tijdstip of de teller aangeeft. In de huidige toepassing is het niet essentieel om de fasedetectie op te lossen met een absolute nauwkeurigheid, een goede relatieve nauwkeurigheid met een goede lineariteit is voldoende. In het ideale geval werkt de fasedetectie met een resolutie van T c i O ck / 2 L met L een gehele waarde, maar dat is niet noodzakelijk. Figuur 16 toont schematisch het gehele apparaat en figuur 17 toont een timingdiagramma voor de werking van het apparaat. Een kloksignaal en een enable signaal worden toegepast aan logica 60. Het kloksignaal is het signaal CLK getoond in figuur 6 wat wordt verdeeld naar de parallale set van kolomverwerkingseenheden 30. Het enable signaal wordt gegenereerd door comparator 32 door het zag het zag het signaalniveau.
    Dit enable signaal is asynchroon ten opzichte van de klok, dat wil zeggen dat het startpunt en het eindpunt van het enable signaal niet noodzakelijk samenvallen met de
    2012/0123
    BE 2012/0123
    2012/0123 cycli van de klok. Refererend naar figuur 17 is total period dat het enable signaal hoog is vertegenwoordigd door de combinatie van Cmsb, Ci in C2. Gepulste Signalen Cmsb, Ci en C 2 worden gegenereerd door logica. De respectievelijke tellers MSB teller, LSB teller 1, LSB teller 2 berekenen de respectievelijke delen van de gehele tijdsperiode. Cmsb is synchroon met het moederkloksignaal en geeft het aantal gehele klokcycli aan. Ci en C 2 zijn pulsen die actief hoog zijn tot aan de volgende stijgende flank van het kloksignaal volgend respectievelijk op een stijgende of dalende flank van het enable signaal. De hoofdteller (MSB teller) telt het aantal klokcycli van de moederklok die optreden gedurende deze tijdsperiode. In figuur 16 wordt dit gedaan door het kloksignaal en signaal Cmsb via een AND poort te sturen en het resulterende signaal te sturen naar de MSB teller. Het kloksignaal en het signaal Ci worden toegepast op Interpolator 1, en de uitgang van Interpolator 1 wordt toegepast op LSB teller 1. LSB teler 1 telt de fractie aan klokcycli die gebeuren tussen de stijgende flank van het enable signaal en de volgende stgende kloksignaal. Gelijkaardig worden het kloksignaal en signaal C 2 toegepast op Interpolator 2, en de uitgang van Interpolator 2 wordt toegepast op LSB teller 2. LSB teller 2 telt de fractie van klokcycli welke gebeuren tussen de dalende flank van het enable signaal en de volgende het kloksignaal. Het resultaat van de metingen wordt gecombineerd als volgt:
    Lengte van ENABLE then = DNmsb x T c i 0C k + (DNj - DN 2 ) x T C | 0C k / 2 L waarbij DN X de telwaarde is voor puls x (x = MSB, 1, 2) en L het aantal equivalent bits (LSBs) van de interpolators.
    In het geval waarbij L een gehele waarde is, is het signaal een eenvoudige aaneenhechting van de waarden (bij voorbeeld wanneer DNmsb is ‘0110’ in DNi is ‘1010’, dan de finale waarde is ‘01101010’).
    Twee interpolators zijn niet steeds vereist, zoals wanneer een van de flanken van het enable signaal synchroon is met de klok. Het is mogelijk om dezelfde interpolator te hergebruiken om de C 2 then te meten Indien de lengte van het enable signaal langer is dan de tijd die de interpolator nodig heeft om de Ci then te converteren. Dit is ook mogelijk wanneer twee ramp cycli gebruikt worden voor analoog-digitaal omzetting. Drie voorbeelden van implementatie zullen nu worden beschreven.
    In figuur 17 hebben pulsen Ci en C 2 een duurtijd van minder dan één klokcyclus, waarbij de pulsen eindigen met een stijgende flank van de volgende
    BE 2012/0123 klokcyclus. Het is ook mogelijk om de pulsen Ci en C2, of op zijn minst een van deze pulsen, een duurtijd te maken van minstens één klokcyclus. Dit kan nuttig zijn om te verzekeren dat de waarde van de LSB teller groter is dan nul, en dient voor een gelijkaardig doel als de intentionele offset die eerder werd beschreven. De stijgende flank van een klokcyclus wordt gebruikt als een eenvoudig identificeerbaar referentiepunt in figuur 17, alhoewel het mogelijk is om eender welk ander identificeerbaar referentiepunt van de klokcyclus te gebruiken als een alternatief voor. Het voorbeeld getoond in figuur 17 heeft een ENABLE signaal dat resulteert uit het vergelijken van een zaagtandsignaal tegenover twee analoge signaalniveaus. De positie van elk einde van het ENABLE signaal is asynchroon in verhouding tot de klok en daarom moet elke flank van het ENABLE signaal accuraat worden gemeten. In het geval waarbij het ENABLE signaal resulteert uit het vergelijken van het zaagtandsignaal tegen één analoog signaalniveau, zoals een belichtingsniveau van een pixel, dan kan het ENABLE signaal worden geconfigureerd zodanig dat het synchroon start het synchroon start signaal, by dalende flank, die asynchroon is met het kloksignaal. In dat geval is het dus enkel nodig om accuraat het einde, of de dalende flank, van het ENABLE signaal te meten.
    2012/0123
    Pulsverlenging
    Figuren 18-21 tonen een pulsverlengingstechniek. Figuur 18 toont een circuit met twee capaciteiten Ca, Cb gebruikt in het trial. Go to V B zijn de respectievelijke spanningen over de capaciteiten. Figuur 19 toont Logica gebruikt om het signaal C 'you genereren in figuur 18. Figuur 20 toont die een een comparator Verlengde pulsed C stre tched genereert als respons aan de spanningen Go in Vb. De resolutie van de interpolator (L = aantal LSBs) hangt af van de verhouding van de capaciteiten en de strömen (L = 2 in figuur 18). In figuur 21 vertegenwoordigt puls C Ci of C2 getoond in figuur 17, dit is een puls gegeneerd aan de start of het einde van een enable signaal dat men wenst te meten. Puls C heeft een breedte die kleiner is dan T C | 0C k
    De pulsverlengingstechniek meet de lengte van de puls C door het maken van een verlengde puls C str etched en het meten van de lengte van de verlengde puls door het teilen van het aantal klokcycli. Op tijdstip tl wordt het enable signaal hoog en puls C wordt ook hoog. C 'wordt ook hoog gebruik makende van het logisch circuit van figuur 19. De schakelaars getoond in figuur 18 gaan aan en dit start de ontlading van de
    BE 2012/0123 capacititen C A in Cß. Bij de stijgende flank van C, C ', worden de stroombronnen I A en Iß verbonden met hun respectievelijke capaciteiten. De comparator getoond in figuur 20 vergelijkt de spanningen V A en Vß en voorziet een hoge uitgang zo lang Vß hoger is als V A. De ontlading van C A wordt gestopt bij het einde van de puls C (tijdstip t2). Omdat V A sneller is gezakt dan Vß blijft signaal C 'hoog. Wanneer Vß zakt onder V A> op tijdstip t3, wordt de uitgang van de comparator laag. Een van de LSB tellers telt het aantal klokcycli die binnen de lengte van de puls C str etched vallen. In dit voorbeeld (figuur 21 A) heeft puls C str etched een lengte van drie volledige klokcycli (na de C puls) in Indian puls C gelijk was aan de lengte (T C | 0C k) van een klokcyclus, dan zou then C stre tched een lengte hebben gehad van 4 klokcycli. Daarom is het mogelijk om af te leiden dat de lengte van C op zijn minst driekwart van een klokcyclus is. In het voorbeeld van figuur 21B heeft then Cstretched. een lengte van meer dan een volledige klokcyclus (na of C then) omdat puls C een lengte heeft van meer dan één kwart van de klokperiode.
    Figuren 18-21 tonen een eenvoudige manier om de verlenging van de puis te bekomen, welke eenvoudig is te integreren met een relatieve goede uniformiteit, maar het wordt erkend dat andere technieken bestaan.
    2012/0123
    Pulsverkorting
    Figuren 22 en 23 tonen een andere manier om de interpolator te implementeren. Zoals voorheen wordt een puls C gegenereerd tussen de stijgende of dalende flank van het enable signaal en de stijgende flank van de volgende klokcyclus. Said zal een ingangspuls genoemd worden omdat, in deze implementatie, de ingangspuls circuleert in een vertragingslus. Deze vertragingslus omvat een pulsverkortingselement dat als functie heeft om de lengte van de then te verkleinen in iedere cyclus van de vertragingslus. De verkorting in lengte is een constant w. De breedte W van de ingangspuls wordt dan gemeten door het aantal cycli te teilen vooraleer de, then verdwijnt, met lengte W = k x w.
    In figuur 23 wordt getoond dat de puls C begint op tijdstip tl en eindigt op tijdstip t2. Op tijdstip t3 wordt een then puts the w-w lengte (original lengte min een constant w) gecirculeerd round of lus. De lengte van de then wordt gereduceerd met w na elke cyclus in de lus. Uiteindelijk, op tijdstip t4 in de (k-l) ste luscyclus verschijnt from then voor de laatste keer en daarna verdwijnt from then volledig. From then die circulates in de lus wordt gebruikt als een klokingang voor teller 61. De vertraging in de lus moet
    BE 2012/0123 langer zijn dan de maximum breedte van de ingangspuls C. Deze techniek is zeer eenvoudig om te implementeren en verbruikt nagenoeg geen verbruik. De maximal conversietijd voor de interpolatie is:
    2012/0123 conversion (Tclock T c | oc ) {/ w
    Waarin f de margins is om zeker te zijn dat de vertraging in de lus groter is dan de maximal inputbreedte. Om het combine van de waarde in de hoofdteller en in de interpolatorteller te vergemakkelijken, est de constant w idealiter gelijk aan T C | 0C k / 2 L. Said is echter niet noodzakelijk.
    Vernier vertragingslijn
    Een andere manier om sub-klok tijdsresolutie te bekomen zonder gebruik van een hogesnelheidsklok is door gebruik van technieken gebaseerd op het principe van Vernier. Figuur 24 toont twee vertragingslijnen met een klein (gedefinieerd) verschil in vertraging om te gebruiken ter tijdsbepaling. Het startsignaal, wat overeenkomt met de stijgende flank van pulsen Ci of C2 getoond in figuur 17, wordt in een vertragingslijn gestuurd met een voortgangsvertraging van T s . Kort daama wordt het stop signaal in een tweede vertragingslijn gestuurd met een kortere voortgangsvertraging Tf. Het stopsignaal is synchroon met de moederklok. Omdat het stop signaal sneller voortgaat zal het start signaal inhalen en de ingeklokte uitgang van de flip-flops zal omklappen van 0 naar 1 van dan aan (resulterend in een thermometer code). De effectieve tijdsresolutie is het voortgangsvertragingsverschil (T s -T {). Figuur 25 toont het corresponderende tijdsdiagramma.
    Note dat men ook kan refereren naar een voorgaande stijgende klokflank door de vertragingslijnen om te wisseien. In plaats van een linear vertragingslijn kan men ook werken met twee ringoscillatoren met lichtjes verschillende vertragingen. Om de invloed van temperatuurs- en procesvariaties te compenseren of te beperken, kunnen de oscillatoren spanning gecontroleerde oscillatoren zijn (VCO's) die gecontroleerd worden door referentie fasevaste lussen (PLLs of phase locked loops), welke een kopie hebbenst vanenen overe afgeleid van de signaalklok. Figuur 26 is genomen van het artikel “A deep sub-micron Timing Measurement Circuit using a Single-Stage Vernier Delay Line”, Chan et al, IEEE Custom Integrated Circuits Conference pp.77-80.
    Gelijkaardig kunnen de vertragingslijnen gecontroleerd worden door een DLL (delay locked loop) of in geval van de techniek gebaseerd op het principe van Vernier,
    BE 2012/0123
    2012/0123 een tweevoudige DLL (grove teller door een moederklok, fijne teller door het bevriezen van de status van de VCO dor een Vernier lijn, van het artikel “A HighPrecision Time-to-Digital Converter Using a Two-Level Conversion Scheme”, Hwang et al, IEEE Transcations on Nuclear Science, Vol.51, No.4, August 2004, pp.13491352.) Figuur 28 toont hoe de vertragingslijnen kunnen worden gecontroleerd door een tweevoudige DLL. Beide artikels hierboven geciteerd (Chan, Hwang) zijn in het veld van de Tijd-naar-digitaal convertors (Time-to-Digital Converters of TDC’s).
    TDC is een techniek om tijdsintervallen te meten en is toegepast geworden in levensduurdetectie van deeltjes in deeltjesfysica, metingen van op-chip klokverschillen, laser afstandsmetingen, diktemetingen, fasemeters, en automatische testapparatuur
    Figuur 29 toont een andere manier om het Vernier principle te implementeren.
    Ramp A wordt gebruikt voor de algemene conversie (zie eerdere figuren, om de MSB’s te genereren). Kort nadat rampA het signaal kruist, op een referentiepunt, wordt het ramp A signaal vergeleken met een ac-gekoppelde rampB welke een lichtjes steilere helling heef. De ac koppeling zorgt ervoor dat het rampB signaal start bij het signaalniveau op het referentiepunt. In figuur 29 heeft rampB een helling van 4/3 in vergelijking met de helling van rampA, wat resulteert in 2 LSB bits. In dit geval is de tijd tussen het kruisen van rampA met het signaal en het referentiepunt (wanneer de ac gekoppelde rampB start) groter dan% van de klokcyclus, dientengevolge telt de LSB teller drie klokcycli (wat wordt getoond door de neurwaarts w 29).
    Figuur 30 toont hoe de conversietijd kan worden gereduceerd gebruik makende van een van de interpolatietechnieken getoond in figuren 16-29. Het wordt aangenomen dat 12 bit resolutie vereist is. Figuur 13 toont de geschähe conversietijd voor een enkele meting voor verschillende combinaties van grove en fijne en interpolatie) bits. Extra tijd voor het dubbel bemonsteren of CDS wordt niet mee in acht genomen in figuur 30.
    In elk van de aspecten van de uitvinding hierboven beschreven ontvangt de convertor twee analoge ingangssignalen en stuurt de convertor een digitale waarde uit die overeenkomt met het verschil tussen deze ingangssignalen. Deze ingangssignalen zijn beschreven als de pixel Signalen V rese t, V S i g maar er zijn andere mogelijkheden voor deze ingangssignalen. In een altematief is een van de analoge ingangssignalen de hoeveelheid (V rese t - V s j g ), een geschaalde versie van deze hoeveelheid, of deze
    BE 2012/0123 hoeveelheid verhoogd of verlaagd met een offset, en is het tweede van de analoge ingangssignalen een referentiesignaal. Said kan nuttig zijn voor verscheidene redenen, zoals om het offset niveau van de ingangssignalen aan te passen om overeen te komen met het ingangsbereik van de ADC of om versterking toe te voegen aan het signaal, wat nuttig kan zijn voor de ruisspecificatie. Figuur 31 toont een ingangscircuit dat kan worden gebruikt met een convertor van een van de eerder beschreven implementaties. Vreset en V s j g worden achtereenvolgens aangeboden als de ingangssignalen Vj n van verschilversterker 80. Wanneer V rese t wordt toegepast als het signaal Vj „, wordt de reset schakelaar in de terugkoppellus gesloten. Aan de uitgang van de versterker 80 is de signaalwaarde gelijk aan V re f + V o ff se t van de versterker. Deze waarde wordt bemonsterd via een schakelaar op een eerste bemonsteringscapaciteit nadat de reset schakelaar is geopend en vormt signaal Vj. Hierbij wordt ook de kTC ruis van de capacitieve versterker bemonsterd. Dan wordt het pixel (licht-geinduceerd) signaal V s , g aangelegd aan de ingang. Het uitgangssignaalniveau van de versterker wordt dan bij benadering V re f + V 0 ff se t + C2 / Cl * (V res and - V S j g ), Indian from kTC ruisbijdrage wordt verwaarloosd. Said wordt bemonsterd op de andere capaciteit en wordt het analoge signaal V2. De twee Signalen op de capaciteiten worden dan gebruikt als twee signaalingangen aan de ADC. Typisch is de niet-uniformiteit van V O ff se t tussen de kolommen veel kleiner dan de niet-uniformiteit op V rese t tussen de pixels, en op die manier voert dit circuit ook een eerste analog FPN (vastpatroonruis) correctie uit dit dit reduceert ook het bereik van de zaagtand vereist voor de conversie van het referentiesignaal.
    De uitvinding is niet beperkt tot de implementaties beschreven in deze tekst, welke kunnen worden aangepast of gevarieerd zonder te vertrekken van het oogmerk van de uitvinding.
    2012/0123
    2012/0123
    权利要求:
    Claims (15)
    [1]
    CONCLUSIONS:
    I. An analog-to-digital converter to generate a digital output value equivalent to the difference between two analog signal values comprising;
    on its transducer one pass to receive a first analog signal level and a second analog signal level;
    an input to receive a sawtooth signal;
    a first counter capable of lifting in a single direction;
    a second counter capable of lifting in a single direction;
    a control stage configured to activate the first and second counters based on a comparison of the sawtooth signal with the first analog signal and the second analog signal, respectively;
    . a subtraction circuit to calculate a difference between a value accumulated in the first counter during a period when it was activated and a value accumulated in the second counter during a period when it was activated, using the converter over a conversion cycle consisting of two phases, where the sawtooth level is referenced between the phases, and using the control stage;
    during a first fuse of the conversion cycle, to compare the sawtooth signal to the first analog signal level and to activate the first counter for a portion of the period of time between the start of the sawtooth signal and the time when the sawtooth signal becomes equal to the first analog signal level , and during a second phase of the conversion cycle, ora comparing the sawing grain with the second analog signal level and activating the second counter for a portion of the time period between the start of the sawtooth signal and the time when the sawtooth signal becomes equal to the second analog signal level; or, during a first phase of the conversion cycles, to compare the sawtooth signal to the first analog signal level and to activate the first counter for a portion of the time period between the time when the
    2012/0123 sawtooth signal becomes equal to the first analog signal level and an end of the sawtooth signal, and during a second phase of the conversion cycle, to compare the sawtooth signal to the second analog signal level and to activate the second counter for part of the time period between the time when the sawtooth signal becomes equal to the analog signal level and an end of the sawtooth signal.
    [2]
    An analog-to-digital converter according to claim 1 further comprising an inversion function to invert the value output from the subtraction circuit.
    [3]
    An analog-to-digital converter according to claim 1, wherein the signal generator is configured to generate a sawtooth signal with different amplitude ranges during the first phase of the conversion cycle and the second phase of the conversion cycle.
    [4]
    An analog-to-digital converter according to claim 1, wherein the time period during which the signal generator is configured to generate a sawtooth signal is different during the first phase of the conversion cycle and during the second phase of the convention cycle,
    [5]
    The analog-to-digital converter of claim 1 wherein each counter has a range of values distributed on both sides of zero.
    [6]
    An analog-to-digital converter according to claim 1 wherein the control stage is configured to accumulate digit signal values for elements of an image over multiple exposure periods and further configured to start the counters at a digit start value which has a previous accumulated light level of an element of the image represented.
    [7]
    An analog-to-digital converter according to claim 6 further comprising a connection to a memory, and wherein the control stage is further configured to:
    2012/0123 to read a digital value of the memory at the beginning of a conversion period for an exposure period, the digital value representing a previous accumulated light level of an element of the image;
    outputs a digital value to the memory at the end of an exposure period conversion process, which represents a newly accumulated light level for the element of the image,
    [8]
    An analog-to-digital converter according to claim 6 wherein the checking stage is configured to decide whether to activate the counters based on the accumulated light level of an element of the image,
    [9]
    An analog-to-digital converter according to claim 8 wherein the control stage is configured for each element in the image to make an independent decision whether to activate the counters.
    [10]
    An analog-to-digital converter according to claim 6, wherein the checking stage is configured to hack specific counters to accumulate the digital signal value for a specific element of the image over different exposure periods,
    [11]
    The analog-to-digital converter of claim 6 wherein the pixel matrix is usable in time delayed integrate (TOI) and wherein each exposure period is a TD1 cycle.
    [12]
    An analog-to-digital converter according to claim 1 in the form of a processing unit for processing the output of a pixel, or a group of pixels, or a pixel matrix, and wherein the analog signal levels are; a reset level of a pixel; a signal level of a pixel following exposure to electromagnetic radiation.
    [13]
    13. Analog-to-digital converter device comprising;
    2012/0123 a plurality of analog-to-digital converters according to claim 1 placed in parallel;
    a signal generator for generating the sawtooth signal, the sawtooth generator applying the seed signal to each of the set of converters.
    [14]
    An analog-to-digital converter device according to claim 13 further comprising: a storage element for the first analog signal level;
    a storage element for the second analog signal level.
    [15]
    A pixel matrix comprising a matrix of pixels and wherein an analog-digital converter according to claim 1 is associated with a pixel of the matrix, or a group of pixels of the matrix.
    2012/0123
    BE 2012/0123
    类似技术:
    公开号 | 公开日 | 专利标题
    BE1024789B1|2018-06-27|ANALOOG-DIGITAAL CONVERTER IN BEELDOPNEMERS
    KR20160091328A|2016-08-02|A/d conversion device with a multiphase clock generation unit based on phase interpolators
    US8289086B2|2012-10-16|Fractional and integer PLL architectures
    US9369653B2|2016-06-14|Solid-state imaging apparatus
    JP4953970B2|2012-06-13|Physical quantity detection device and driving method thereof
    JP2015128278A5|2017-03-09|
    TWI377838B|2012-11-21|Solid-state imaging device, method of driving the same, and camera
    US7880662B2|2011-02-01|Analog-to-digital conversion in pixel arrays
    JP4271244B2|2009-06-03|Analog-digital | converter and analog-digital conversion method
    US9826176B1|2017-11-21|Shared-counter image sensor
    US8896477B2|2014-11-25|Time-to-digital converter
    JP4953959B2|2012-06-13|Physical quantity detection device and driving method thereof
    JP6273126B2|2018-01-31|AD converter, solid-state imaging device, and imaging system
    TW200412012A|2004-07-01|Method and related circuitry for multiple phase splitting by phase interpolation
    JP2014090325A|2014-05-15|Solid-state imaging element
    JP2015095891A5|2016-12-28|
    JP5525914B2|2014-06-18|Ramp wave generation circuit and solid-state imaging device
    JP2012204842A|2012-10-22|Solid state image pickup device
    US20180017944A1|2018-01-18|Heterogeneous sampling delay line-based time to digital converter
    JP5273149B2|2013-08-28|Digital phase comparator and method
    TW201036336A|2010-10-01|Fractional and integer PLL architectures
    JP5917930B2|2016-05-18|Imaging device
    WO2019146177A1|2019-08-01|Time-to-digital converting circuit and phase-locked loop
    Mäntyniemi et al.2014|Time-to-digital converter | based on startable ring oscillators and successive approximation
    Ikebe et al.2014|Column parallel SS-ADC with TDC using multi-phase clock signals for CMOS imagers |
    同族专利:
    公开号 | 公开日
    BE1024789B9|2018-07-24|
    US20110205100A1|2011-08-25|
    US8446309B2|2013-05-21|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    US20090231479A1|2001-03-26|2009-09-17|Zarnowski Jeffrey J|Image Sensor ADC and CDS per Column|
    EP2109223A2|2008-04-09|2009-10-14|CMOSIS nv|Analog-to-digital conversion in pixel arrays|
    US4786861A|1987-09-01|1988-11-22|Sundstrand Data Control, Inc.|Frequency counting apparatus and method|
    US5877715A|1997-06-12|1999-03-02|International Business Machines Corporation|Correlated double sampling with up/down counter|
    US6433822B1|1998-03-31|2002-08-13|Intel Corporation|Method and apparatus for self-calibration and fixed-pattern noise removal in imager integrated circuits|
    US6583817B1|1998-06-24|2003-06-24|Taiwan Advanced Sensors Corp.|Autocalibration of the A/D converter within the CMOS type image sensor|
    US6453181B1|1999-11-04|2002-09-17|Qualcomm, Incorporated|Method and apparatus for compensating for frequency drift in a low frequency sleep clock within a mobile station operating in a slotted paging mode|
    KR100594227B1|2003-06-19|2006-07-03|삼성전자주식회사|Low power and low noise comparator having low peak current inverter|
    US7005900B1|2003-07-11|2006-02-28|Xilinx, Inc.|Counter-based clock doubler circuits and methods with optional duty cycle correction and offset|
    US7129883B2|2004-02-23|2006-10-31|Sony Corporation|Method and apparatus for AD conversion, semiconductor device for detecting distribution of physical quantity, and electronic apparatus|
    JP4655500B2|2004-04-12|2011-03-23|ソニー株式会社|AD converter, semiconductor device for detecting physical quantity distribution, and electronic apparatus|
    US7129880B2|2004-08-09|2006-10-31|Northrop Grumman Corporation|Auto-zoom sloped ADC|
    GB2424781B|2005-03-30|2007-11-28|Micron Technology Inc|High density row ram for column parallel CMOS image sensors|
    JP4524652B2|2005-07-06|2010-08-18|ソニー株式会社|AD converter and semiconductor device|
    JP4442578B2|2006-03-14|2010-03-31|ソニー株式会社|AD conversion device, physical quantity distribution detection device, and imaging device|
    TWI399088B|2007-10-12|2013-06-11|Sony Corp|Data processor, solid-state imaging device, imaging device, and electronic apparatus|JP5293052B2|2008-09-29|2013-09-18|富士通セミコンダクター株式会社|Solid-state image sensor|
    US9918023B2|2010-04-23|2018-03-13|Flir Systems, Inc.|Segmented focal plane array architecture|
    KR101758090B1|2010-12-06|2017-07-17|삼성전자주식회사|Image sensor and camera system including image sensor|
    JP5882041B2|2011-12-08|2016-03-09|ルネサスエレクトロニクス株式会社|AD converter and solid-state imaging device using the same|
    JP2013255101A|2012-06-07|2013-12-19|Olympus Corp|Imaging apparatus|
    CN102811321B|2012-07-12|2014-09-24|天津大学|Complementary metal oxide semiconductorimage sensor for low-noise 3-transistorpixels|
    US8975570B2|2012-08-23|2015-03-10|Teledyne Dalsa Inc.|CMOS time delay and integration image sensor|
    US9148601B2|2012-09-26|2015-09-29|Teledyne Dalsa, Inc.|CMOS TDI image sensor with rolling shutter pixels|
    JP6230260B2|2013-04-24|2017-11-15|キヤノン株式会社|Imaging device, imaging system, and driving method of imaging device|
    KR20150041393A|2013-10-08|2015-04-16|에스케이하이닉스 주식회사|Counter circuit and semiconductor device including the same|
    US9918053B2|2014-05-14|2018-03-13|Jasper Display Corp.|System and method for pulse-width modulating a phase-only spatial light modulator|
    JP6643104B2|2016-01-22|2020-02-12|キヤノン株式会社|Radiation imaging apparatus, control method of radiation imaging apparatus, radiation imaging system|
    CN111294531B|2020-03-12|2021-11-05|西安微电子技术研究所|High-frame-frequency CMOS image sensor and implementation method thereof|
    法律状态:
    2018-08-29| FG| Patent granted|Effective date: 20180627 |
    优先权:
    申请号 | 申请日 | 专利标题
    US13/038,502|US8446309B2|2009-02-19|2011-03-02|Analog-to-digital conversion in pixel arrays|
    US13038502|2011-03-02|
    [返回顶部]